一天丶

积分:116
上传文件:4
下载次数:66
注册日期:2012-04-20 11:43:35

上传列表
TMS320F28335.rar - 关于dsp28335及其最小系统的一点知识。有点用,2012-05-02 17:07:03,下载5次
TMS320LF2407-DSK.rar - 我自己画的TMS320LF2407 DSK原理图,供大家参考学习,2012-04-20 12:35:11,下载3次
2407-DSP.rar - 一些简单的DSP外设应用例程,供大家参考学习,2012-04-20 12:28:55,下载14次
DSP1.rar - 几个简单的DSP应用例程,供大家参考学习,2012-04-20 12:19:57,下载3次

近期下载
UDP.rar - 用FPGA中的三速以太网来实现UDP通信,功能强大
tse_ref_design.zip - altera 三速以太网参考设计,verilog源码
ethernet_tri_mode.rar - 三速以太网,仿真测试验证通过,VHDL编写,包含有说明文档和寄存器文档。
triple.zip - 三速以太网的完整代码,已经过fpga验证,绝对好用
rgmii.tar.gz - 以太网接口中的rgmii接口,FPGA VHDL源码
TSE_RGMII_With_SDC.rar - Altera 官方tse三速以太网IP核RGMII使用例程
rgmiitest.zip - rgmii接口实现ip,源码里面包括了rgmii接口,还有完整的测试程序
RGMII_TRANSMITTER.zip - This module converts 8 bit SDR flow to 4 bit DDR RGMII flow, proved on Altera Cyclone 3 devices.
udp_send1.zip - 基于FPGA的UDP硬件协议栈, 全部用SystemVerilog写的,不需CPU参与,包括独立的MAC模块。 支持外部phy的配置,支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en
DE2_115_Web_Server.rar - 该代码能实现基于DE-2开发板对88E1111网络接口的访问,是一个较好的代码例子。
udp.zip - 基​ 于​ f​ p​ g​ a​ 的Marvell 88E1111​ 以​ 太​ 网​ 控​ 制​ 器​ 的​ 设​ 计,能发送接收,通过GMII接口实现TCP/UDP 传输
phyjingjian.zip - 通过fpga对phy芯片88e1111进行控制,可改变工作模式,传输速度等。
88E1111_RGMII.zip - 说明88e1111在RGMII模式下的工作原理,并附上驱动例子。
MDIO.zip - The MDIO interface is a simple, two-wire, serial interface, clock and data. MDIO is used to connect a management entity and a managed PHY for the purposes of controlling the PHY and gathering status from the PHY. The two lines include the MDC line [Management Data Clock], and the MDIO line [Management Data Input/Output]. The clock is point-to-point [driven by the MAC], while the data line is a bi-directional multi-drop interface. The data line is Tri-state able and can drive 32 devices. [Tristate Definition] The clock is defined with a period of 400nS, or a frequency of 2.5MHz. No data on the minimum or maximum pulse rise time. Data is stable both 10nS before the rising edge of the clock and 10nS after the edge. Data is assumed to be valid at the rising edge.
PHY_MDIO.zip - 光纤模块实现点对点通信,千兆网传输,基于FPGA,采用Verilog语言进行2018无需申请注册送58体验金,实现千兆网模块的高速传输
MDIO.zip - 网络PHY88E1111的 寄存器 通讯协议的 verilog描述 能实现 lookback 能读出PHY的资料
phy_congfig.rar - 88e1111的寄存器的控制,使用verilog,已经调试通过,能够对88e1111操作。
DE2_115_WEB_SERVER_RGMII_ENET1.rar - DE2_115_WEB_SERVER_RGMII_ENET1:千兆以太网,ALTERA公司DE2板网络通信,实现PC机控制板子LED级数码管/LCD屏显示(RGMII)
DE2_115_WEB_SERVER_RGMII_ENET0.rar - DE2_115_WEB_SERVER_RGMII_ENET0千兆以太网,ALTERA公司DE2板网络通信,实现PC机控制板子LED级数码管/LCD屏显示(RGMII)
Crack_QII_14.0_Windows.rar - quartus 14.0 的破解文件 最新版本的破解文件

收藏

2018无需申请注册送58体验金